전자공학

4-bit Adder를 Hierarchical modeling과 Structural modeling을 통해 아래와 같이 구현할 것이다. half adder 2개를 불러와 full adder를 구현하고, full adder 4개를 연결하여 4-bit adder를 구현할 수 있다.

1. half adder

module half_adder(x,y,s,c);

input x,y;
output s,c;

xor (s,x,y);
and (c,x,y);

endmodule

2. full adder

module full_adder(x,y,c_in,s,c_out);

input x,y,c_in;
output s,c_out;

wire s1,c1,c2;

half_adder ha1 (x,y,s1,c1);
half_adder ha2 (c_in,s1,s,c2);

or (c_out, c2, c1);

endmodule

3. 4-bit adder

module four_bit_adder(x,y,c_in,sum,c_out);

input [3:0] x,y;
input c_in;
output [3:0] sum;
output c_out;

wire c1, c2, c3;

full_adder fa_1 (x[0], y[0], c_in, sum[0], c1);
full_adder fa_2 (x[1], y[1], c1, sum[1], c2);
full_adder fa_3 (x[2], y[2], c2, sum[2], c3);
full_adder fa_4 (x[3], y[3], c3, sum[3], c_out);

endmodule

4. 시뮬레이션 결과

x = 5, y = 0 - 15, c_in = 0 - 1일 때, 출력값 sum과 c_out이 올바르게 나온것을 확인할 수 있다. 4-bit adder이므로 십진수로 최대 표현할 수 있는 숫자는 15이다. 따라서 5 + 10 + 1 ( a + b + c_in )인 경우 sum = 0, c_out = 1인 것을 확인할 수 있다.

Testbench를 만들어 Simulation을 할 수 있다. 똑같은 입력값이어도 사용자에 의해 다르게 기술될 수 있다.

아래의 진리표를 가지고 3가지 방법으로 Testbench를 작성할 것이다.

1. 시간마다 입력값을 정해주기

module tb_full_adder;

    reg x, y, c_in;
    wire s, c_out;

    full_adder_SM uut (.x(x), .y(x), .c_in(c_in), .s(s), .c_out(c_out));

    initial begin
    x = 0; y = 0; c_in = 0;
    #20 x = 0; y = 0; c_in = 1;
    #20 x = 0; y = 1; c_in = 0;
    #20 x = 0; y = 1; c_in = 1;
    #20 x = 1; y = 0; c_in = 0;
    #20 x = 1; y = 0; c_in = 1;
    #20 x = 1; y = 1; c_in = 0;
    #20 x = 1; y = 1; c_in = 1;
    end


endmodule

2. 입력값 반전 이용하기

module tb_full_adder;

    reg x, y, c_in;
    wire s, c_out;

    full_adder_SM uut (.x(x), .y(x), .c_in(c_in), .s(s), .c_out(c_out));

    initial begin
        x = 0; y = 0; c_in = 0;
    end

    always #80 x <= ~x;
    always #40 y <= ~y;
    always #20 c_in <= ~ c_in

endmodule

3. test register 이용하기

module tb_full_adder; 

    reg x, y, c_in; 
    wire s, c_out; 

    full_adder_SM uut (.x(x), .y(x), .c_in(c_in), .s(s), .c_out(c_out)); 

    initial begin 
        x = 0; y = 0; c_in = 0; 
    end 

    always #80 x <= ~x; 
    always #40 y <= ~y; 
    always #20 c_in <= ~ c_in 

endmodule

"똑같은 입력값이라 해도 다양한 방법으로 Testbench를 기술할 수 있다."

1. 1-bit Full Adder

- gate-level diagram

- Verilog code

- Output

2. 4-to-1 MUX

- gate-level diagram

- Verilog code

- Output

3. 2-to-4 Decoder

- gate-level diagram

- Verilog code

- Output

truth table과 동일하게 작동하는 것을 확인할 수 있다.

Verilog에는 3가지 기법이 있다.

 - Structural Modeling

 - Dataflow Modeling

 - Behavioral Modeling

3가지를 각각 활용해도 되고 mixed description하기도 한다.

그 중 Structural Modeling은 Gate 단위의 모델링 방법이다. AND, NAND, OR, XOR, Transmission(not, buf) 등 다양한 Gate가 존재한다. Verilog에서는 아래와 같이 선언할 수 있다.

 ex) and a1(OUT, IN1, IN2);                    // a1 이름을 가지는 2-input AND gate 

      or a2(OUT, IN1, IN2, IN3)                // a2 이름을 가지는 3-input OR gate

      buffif1 a3(OUT, IN1, Enable_HIGH)    // a3 이름을 가지는 Tri-state buffer